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数字电路与数字电子技术广泛的应用于电视、雷达、通信、电子计算机、自动控制、航天等科学技术领域。
数字电路的分类：
包括数字脉冲电路和数字逻辑电路。
前者研究脉冲的产生、变换和测量；后者对数字信号进行算术运算和逻辑运算。
数字电路的划分：
1.按功能分为组合逻辑电路和时序逻辑电路两大类。
前者在任何时刻的输出，仅取决于电路此刻的输入状态，而与电路过去的状态无关，它们不具有记忆功能。常用的组合逻辑器件有加法器、译码器、数据选择器等。
后者在任何时候的输出，不仅取决于电路此刻的输入状态，而且与电路过去的状态有关，它们具有记忆功能。
2.按结构分为分立元件电路和集成电路。
前者是将独立的晶体管、电阻等元器件用导线连接起来的电路。
后者将元器件及导线制作在半导体硅片上，封装在一个壳体内，并焊出引线的电路。集成电路的集成度是不同的。
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。 从有利于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。 经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。 本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24小时，数字钟显示时、分、秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。供扩展的方面涉及到定时自动报警、按时自动打铃、定时广播、定时启闭路灯等。因此，研究数字钟及扩大其应用，有着非常现实的意义。 1 设计目的 1．掌握数字钟的设计、组装与调试方法。 2．熟悉集成元器件的选择和集成电路芯片的逻辑功能及使用方法。 3．掌握面包板结构及其接线方法 4．熟悉仿真软件的使用。 2 设计要求及指标 2．1基本功能 1）时钟显示功能，能够正确显示“时”、“分”、“秒”。 2）具有快速校准时、分、秒的功能。 3）用555定时器与RC组成的多谐振荡器产生一个标准频率（1Hz）的方波脉冲信号。 2．2扩展功能 1）用晶体振荡器产生一个标准频率（1Hz）的脉冲信号。 2）具有整点报时的功能。 3）具有闹钟的功能。 4）…… 3、方案论证与比较 本设计方案使用555多谐振荡器来产生1HZ的信号。通过改变相应的电阻电容值可使频率微调，不必使用分频器来对高频信号进行分频使电路繁复。虽然此振荡器没有石英晶体稳定度和精确性高，由于设计方便，操作简单，成为了设计时的首选，但是由于与实验中使用的555芯片产生的脉冲相比较，利用晶振产生的脉冲信号更加的稳定，同过电压表的测量能很好的观察到这一点，同时在显示上能够更加接进预定的值，受外界环境的干扰较少，一定程度上优于使用555芯片产生信号方式。我们组依然同时设计了555和晶振两个信号产生电路。（本实验报告中着重按照原方案设计的555电路进行说明） 4、 系统设计框图 数字式计时器一般由振荡器、分频器、计数器、译码器、显示器等几部分组成。在本设计中555振荡器及其相应外部电路组成标准秒信号发生器，由不同进制的计数器、译码器和显示器组成计时系统。秒信号送入计数器进行计数，把累计的结果以‘时’、‘分’、‘秒’的数字显示出来。‘时’显示由二十四进制计数器、译码器、显示器构成，‘分’、‘秒’显示分别由六十进制计数器、译码器、显示器构成。其原理框图如图1.1所示。 5、电路原理分析 5.1数字钟的构成 数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路.由于计数的起始时间不可能与标准时间一致,故需要在电路上加一个校时电路,同时标准的1HZ时间信号必须做到准确稳定.在此使用555振荡器组成1Hz的信号。 数字钟原理框图（1.1） 5．1.1振荡器电路 555定时器组成的振荡器电路给数字钟提供一个频率为1Hz的方波信号。其中OUT为输出。 5.1.2时间计数器电路 时间计数电路由秒个位和秒十位计数器,分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器. 5.1.3分频器电路 通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。 通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Hz的振荡信号分频为1HZ的分频倍数为32768（ ），即实现该分频功能的计数器相当于15级2进制计数器。 5.1.4振荡器电路 利用555定时器组成的多谐振荡器接通电源后，电容C1被充电，当电压上升到一定数值时里面集成的三极管导通，然后通过电阻和三极管放电，不断的充放电从而产生一定周期的脉冲，通过改变电路上器件的值可以微调脉冲周期。 5.1.5数字时钟的计数显示控制 在设计中，我们使用的是74**160十进制计数器，来实现计数的功能，实验中主要用到了160的置数清零功能（特点：消耗一个时钟脉冲），清零功能（特点：不耗时钟脉冲），在上级160控制下级160时候通过组合电路（主要利用与非门）实现，在连接电路的时候要注意并且强调使能端的连接，其将影响到整一个电路的是否工作。 电路的控制原理如下： 秒钟由个位向十位进位：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001实现个位的计数，采用的是置数的方式（利用RCO端口），当电路计数到1001的时候采用一个二输入与非门接上级输入的高位和低位输出作为下级的信号，实现了秒区的个位和十位的显示与控制。设计中注意到接的是一个与非门而不是与门，目标在产生一个时钟脉冲。实现正确的显示。 由秒区向分区的显示控制： 基本原理同上，在秒区十位向时区个位显示的时：0000—0001—0010—0011—0100—0101产生了六个脉冲的时候向下级输出一个时钟脉冲，利用的还是与非门，目标仍是实现正确的计时显示。 分区的显示及整体电路反馈清零： 当数值显示达到：23：59的时候要实现清零的工作，采用CLR清零的方式反馈清零。具体设计接出控制端的9，5，3，2用十六进制表示后高电平对应引脚接与非，将非门输出信号的值反馈给各个160芯片的清零端（CLR）既可以实现清零了。 5.2 校时功能的实现 当重新接通电源或走时出现误差时都需要对时间进行校正.通常,校正时间的方法是:首先截断正常的计数通路,然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端,校正好后,再转入正常计时状态即可. 根据要求,数字钟应具有分校正功能,因此,应截断分个位的直接计数通路,并采用正常计时信号与校正信号可以随时切换的电路接入其中. 在实验实现过程中使用的是通过开关（普通开关）来实现高低电平的切换，手动赋予需要的高低电平来实现脉冲的供给，将脉冲提供到所需要的输入（CLK）端口，实现校时，仿真过程中能够正常校时并且在校时的时候达到了预定的效果；而在我们进入实际电路连接的时候，利用开关（手控导线点触实现）来实现校时再不像仿真那样的精确了，原因分析是由于使用的是普通的开关同时利用的是手动的对CLK端口赋予脉冲信号，在实现手动生成脉冲信号的过程中产生了扰动，即相当于产生了多个的脉冲信号对需要的数码管进行校时，如此，并没有达到仿真的精确效果，但是在实验中通过改进电路的校时方式，不是用手触开关产生脉冲信号（如若需用手触则需要使用一个锁存器实现去抖动，才能够在脉冲生成时候不产生干扰的脉冲，实现正常的校时），而是使用信号发生器实现信号的提供，对需要校时的数码管在相对应的CLK端口提供脉冲信号实现校时，利用此方式实现校时则比手触开关方式效果要好。
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